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    Zeitkontinuierlicher Sigma-Delta-Analog-Ditital-Wandler zur Umwandlung eines analogen Eingangssignals in eine digitales Ausgangssignal (D) mit mindestens einem analogen Filter (3), welches das an einen Signaleingang (2) des analogen Filters (3) anliegende analoge Eingangssignal filtert, einem durch ein Taktsignal (CLK) getakteten Quantisierer (12), der das durch das analoge Filter (3) abgegebene gefilterte analoge Signal zur Erzeugung des digitalen Ausgangssignals (D) quantisiert und mit mindestens einem Referenzkondensator (28), der durch eine Stromquelle (31) zur Verschiebung einer konstanten Ladung (Q) zu/von dem analogen Filter (3) auf eine Referenzspannung (V¶Ref¶) kontinuierlich ladbar ist, so dass an dem analogen Filter (3) keine Spannungssprünge auftreten.
    公开号:DE102004009611A1
    申请号:DE200410009611
    申请日:2004-02-27
    公开日:2005-09-22
    发明作者:Dieter Draxelmayr
    申请人:Infineon Technologies AG；
    IPC主号:H03M1-12
    专利说明:
    [0001] DieErfindung betrifft einen zeitkontinuierlichen Sigma-Delta-Analog-Digital-Wandlerzur Umwandlung eines analogen Eingangssignals in ein digitales Ausgangssignal.
    [0002] 1 zeigt einen zeitkontinuierlichenSigma-Delta-Analog-Digital-Wandlernach dem Stand der Technik. Der herkömmliche Sigma-Delta-Analog-Digital-Wandlerwandelt ein analoges Eingangssignal zunächst in einem Sigma-Delta-Pulsdichtemodulatorin eine hochfrequente serielle Bitfolge mit üblicherweise ein Bit Auflösung um,d.h. in einen hochfrequenten grob quantisierten Abtastwert. Durchanschließendedigitale Tiefpassfilterung wird das Modulator-Ausgangssignal inhoch auflösendeParallelworte, die eine wesentlich geringere Abtastrate aufweisen,umgewandelt. Die Energie des Quantisierungsrauschens wird durchdie Überabtastung gleichmäßig aufein breites Frequenzband verteilt.
    [0003] EinSigma-Delta-Analog-Digital-Wandler (ΣΔADC) besteht aus zwei Hauptbestandteilen,nämlichaus einem Delta-Sigma-Modulatorund einem digitalen Filter. Zunächstwird eine Analog-Digital-Umsetzung mit niedriger Auflösung, beispielsweisemit einem Bit Auflösungausgeführtund anschließendwird das Quantisierungsrauschen mit digitaler Filterung stark reduziert.
    [0004] DerSigma-Delta-Modulator nach dem Stand der Technik, wie er in 1 dargestellt ist, weisteine Rückkopplungsschleifeauf, die einen Subtrahierer, einen Integrator, einen groben Quantisiererbzw. Komparator und einen Digital-Analog-Umsetzer im Rückkopplungszweig umfasst. DerQuantisierer besteht aus einem Analog-Digital-Umsetzer (ADC) mitniedriger Auflösungaber hoher Abtastrate, der ein digitales Ausgangssignal liefert.Der im Rückkopplungszweigvorgesehene Digital-Analog-Umsetzer (DAC) erzeugt aus der digitalen Ausgangssignalfolgeein quantisiertes Analogsignal bzw. Approximati onssignal, das andem Subtrahierer von dem Analogeingangssignal subtrahiert wird.Bei einer einfachen schaltungstechnischen Realisierung erfolgt dieDigitalisierung bzw. Quantisierung lediglich mit ein Bit Auflösung, wobeider Quantisierer durch einen einfachen Schwellenwertdetektor bzw.Analogkomparator realisiert wird. In der Rückkopplungsschleife wird das Approximationssignalmit dem analogen Eingangssignal verglichen und die Differenz wirdintegriert dem Quantisierer zugeführt. Durch die Regelschleifewird der arithmetische Mittelwert der Approximationsspannung dem Mittelwertder Eingangsspannung nachgeführt.
    [0005] 2 zeigt einen schaltungstechnischeinfach aufgebauten Sigma-Delta-Modulator nach dem Stand der Technik.Der Integrator ist dabei durch einen Operationsverstärker realisiert,dessen Ausgang übereinen Kondensator an den invertierenden Signaleingang des Operationsverstärkers rückgekoppeltist. Der Ausgang des Integrationsverstärkers gibt das integrierteSignal an den Eingang eines Schwellenwertkomparators ab, der eindigitales Ausgangssignal mit ein Bit Auflösung liefert. Das digitaleAusgangssignal wird übereinen Inverter und übereinen Widerstand R an einen Summationsknoten rückgekoppelt, der mit dem invertierenden Eingangdes Operationsverstärkersverbunden ist.
    [0006] DieHauptschwierigkeit bei der Realisierung von Sigma-Delta-Analog-Digital-Wandlernbesteht in der Generierung des an den Integrator rückgekoppeltenanalogen Rückkoppelsignals.Das von dem Digital-Analog-Umsetzer DAC abgegebene analoge Rückkoppelsignalsollte das digitale Ausgangssignal möglichst genau abbilden. Beieinem herkömmlichenSigma-Delta-Modulator nach dem Stand der Technik, wie er in den 1 und 2 dargestellt ist, wird ein logisch hohesDatenbit des digitalen Ausgangssignals (HIGH) als eine erste Referenzspannung(z.B. VRef1 = 1 Volt) an den invertierendenSignaleingang des Operationsverstärkers angelegt und ein logischniedriges Signal (low) des digitalen Ausgangssignals wird als einezweite Referenzspannung (z. B. VRef2 = 0Volt) an den invertierenden Signaleingang des Operationsverstärkers rückgekoppelt.
    [0007] 3 zeigt zwei an den Signaleingang desIntegrators I rückgekoppelteApproximationssignale, die unterschiedlichen Bitfolgen des Ausgangssignalsentsprechen. Die erste Datenbitfolge „0 1 0 1" und die zweite Datenbitfolge „0 1 10" werden bei denin 3 dargestellten Rückkoppelsignalenals NRZ (Non Return to Zero)-Datensignale an den Integrator I rückgekoppelt.Wie man aus dem Vergleich der 3a und 3b erkennen kann, ist dasSpannungsintegral der beiden Rückkopplungssignale,das der dem Integrator I zugeführtenbzw. von dem Integrator I abgezogenen Ladung Q entspricht, für die beidenunterschiedlichen Datenbitfolgen unterschiedlich, obwohl sie idealerweisegleich zu sein haben, um eine vollständige Linearität des Analog-Digital-WandlersADC zu gewährleisten.Zur Steigerung der Linearitätwird daher das Approximationssignal, wie in den 4a, 4b dargestelltals RZ (Return to Zero) Signal rückgekoppelt.Wie man aus den 4a, 4b erkennen kann, ist dasSpannungsintegral, welches der zu/von dem Integrator I verschobenenLadung Q entspricht, fürbeide Datenbitfolgen gleich, so dass die Linearität des Analog-Digital-Wandlersim Vergleich zu den in den 3a, 3b dargestellten zurückgekoppeltenApproximationssignalen stark verbessert ist.
    [0008] DerNachteil bei den in den 4a, 4b dargestellten Approximationssignalenbesteht jedoch darin, dass sie besonders empfindlich gegenüber einemzeitlichen Schwanken (Clock Jitter) des Taktsignals (CLK) sind.Dies liegt daran, dass die Signalpulslänge bei den RZ-Approximationssignalengemäß 4 im Vergleich zu den NRZ-Approximationssignalen,wie sie in den 3a, 3b dargestellt sind, verringertist, so dass sich ein zeitliches Schwanken der Signalflanken stärker aufdie verschobene Ladung Q bzw. das Spannungsintegral auswirkt.
    [0009] ZurVerringerung der Sensitivitätvon zeitkontinuierlichen Sigma-Delta-Analog-Digital-Umsetzern gegenüber Taktschwankungen(Clock Jitter) werden daher verstärkt geschaltete Kondensatorenin dem Rückkoppelzweigdes Sigma-Delta-Modulators eingesetzt, wie in 5 dargestellt ist. Ein Schalter S wirddurch das Taktsignal CLK angesteuert und schaltet einen ReferenzkondensatorCRef abwechselnd an eine Referenzspannung(Ground) und an den invertierenden Signaleingang des Operationsverstärkers. DerKomparatorausgang ist übereine Steuerlogik an einen Inverter INV und einen ReferenzwiderstandRRef an den Referenzkondensator CRef angeschlossen. Der ReferenzkondensatorCREF wird mit dem entsprechendem digitalemAusgangssignal in einer ersten Taktphase vorgeladen und transferiertin einer zweiten Taktphase, wenn der Schalter S den ReferenzkondensatorCREF an den invertierenden Eingang des Operationsverstärkers schaltet,ein Ladungspaket Q = C · ΔU zum Integrator.In der zweiten Taktphase werden Ladungspakete mit konstanter LadungQ verschoben, wobei die Richtung der Ladungsverschiebung davon abhängt, obder Inverter eine fallende oder steigende Signalflanke von der Steuerlogikerhält.Das Umladen des Kondensators CREF erfolgtmit einer exponentiell abfallenden Signalflanke, deren Zeitkonstante τ = RRef × CRef beträgt.Aufgrund der abfallenden Signalimpulsform verändert sich die pro TaktzyklusT verschobene Ladung Q bei auftretendem Taktjitter nur geringfügig, sodass die Linearitätdes zeitkontinuierlichen Sigma-Delta-Analog-Digital-Wandlers gemäß 5 bei auftretendem Taktjitterim Vergleich zu den in 1 und 2 dargestellten Analog-Digital-Wandlern weniger empfindlichgegenüberTaktschwankungen ist.
    [0010] 6 zeigt einen weiteren Sigma-Delta-Modulatornach dem Stand der Technik, der einen geschalteten Kondensator imRückkoppelzweig(Switched Capacitor) einsetzt. Zwei Schalter S1, S2 werden durcheine Schaltersteuerlogik in Abhängigkeitvon dem digitalen Ausgangssignal eines Komparators angesteuert.
    [0011] Ineinem ersten logischen Zustand (D=1) des digitalen AusgangssignalsD werden die beiden Schalter S1, S2 gleichphasig geschaltet, d.h.die beiden Schalter S1, S2 schalten den Referenzkondensator CRef zum gleichen Zeitpunkt an Masse (GND)und in der nächstenTaktphase einerseits an den invertierenden Signaleingang des Operationsverstärkers undan eine Referenzspannungsquelle, die eine Referenzspannung VRef liefert. In der ersten Taktphase, wennsich beide Schalter S1, S2 in der linken Schaltstellung befinden,wird der Referenzkondensator CREF entladen.In der zweiten Taktphase wird eine Ladung Q = CRef × Δu = CRef × (VRef – VGND) zu dem Integrator I verschoben.
    [0012] Gibtder Komparator ein Ausgangsdatenbit D mit einem niedrigen logischenWert ab (D = 0), werden die beiden Schalter S1, S2 antiparallelbzw. gegenphasig betrieben, wobei in einer ersten Taktphase derSchalter S1 den Referenzkondensator CREF mitMasse (GND) verbindet und der Schalter S2 den ReferenzkondensatorCREF an die Spannungsquelle schaltet, sodass der Referenzkondensator CREF aufgeladenwird. Anschließendverbindet in einer zweiten Taktphase der Schalter S1 den ReferenzkondensatorCREF mit dem Integrator I und der SchalterS2 schaltet den Referenzkondensator CREF anMasse (GND), so dass sich der aufgeladene Kondensator CREF über denSchalter S2 entlädtund eine Ladung Q = C × Δu von demEingang des Integrators I abzieht. Ist das logische AusgangsdatenbitD des Komparators logisch hoch (D = 1), wird bei einem gleichphasigenSchalten der Schalter S1, S2 in einen Taktzyklus T ein LadungspaketQ an den Integrator I abgegeben. Ist umgekehrt das Datenbit D logischniedrig (D = 0) wird ein Ladungspaket Q aufgrund des gegenphasigenBetriebs der Schalter S1, S2 von dem Integrator I in einem TaktzyklusT abgezogen.
    [0013] Diein den 5, 6 dargestellten Sigma-Delta-Modulatorennach dem Stand der Technik vermindern zwar die Taktschwankungsempfindlichkeiterheblich, jedoch weisen sie den erheblichen Nachteil auf, dasses an dem Signaleingang des In tegrators I zu erheblichen Spannungssprüngen Δu kommt.Daher benötigendie in den 5, 6 dargestellten Sigma-Delta-Modulatoren nachdem Stand der Technik Operationsverstärker, die besonders schnellarbeiten. Derartige Operationsverstärker benötigen allerdings einen sehrhohen Versorgungsstrom.
    [0014] Esist daher die Aufgabe der vorliegenden Erfindung, einen zeitkontinuierlichenSigma-Delta-Analog-Digital-Wandler zur Umwandlung eines analogenEingangssignals in ein digitales Ausgangssignal zu schaffen, derunempfindlich gegenübereinem zeitlichen Schwanken des Taktsignals Clk ist und der gleichzeitignur einen geringen Versorgungsstrom benötigt.
    [0015] DieseAufgabe wird erfindungsgemäß durcheinen zeitkontinuierlichen Sigma-Delta-Analog-Digital-Wandler mitden im Patentanspruch 1 angegebenen Merkmalen gelöst.
    [0016] DieErfindung schafft einen zeitkontinuierlichen Sigma-Delta-Analog-Digital-Wandlerzur Umwandlung eines analogen Eingangsignals in ein digitales Ausgangssignalmit mindestens einem analogen Filter, das das an einem Signaleingangdes analogen Filters anliegende analoge Eingangssignal filtert, einemdurch ein Taktsignal (CLK) getakteten Quantisierer, der das durchdas Filter abgegebene gefilterte analoge Signal zur Erzeugung desdigitalen Ausgangssignals (D) quantisiert und mit mindestenseinem Referenzkondensator (CREF), der durcheine Stromquelle zur Verschiebung einer konstanten Ladung (Q) zu/vondem Signaleingang des analogen Filters auf eine Referenzspannung(VRef) kontinuierlich aufladbar ist, sodass an dem Signaleingang des analogen Filters keine Spannungssprünge auftreten.
    [0017] Beieiner Eingangsstufe des analogen Filters handelt es sich vorzugsweiseum einen Integrator.
    [0018] Beibevorzugten Ausführungsformendes zeitkontinuierlichen Sigma-Delta-Analog-Digital-Wandlers gemäß der Erfindungerfolgt die Verschiebung der konstanten Ladung (Q) zu/von dem Signaleingangdes analogen Filters in Abhängigkeitvon dem digitalen Ausgangssignal (D) des Quantisierers.
    [0019] Dabeiwird vorzugsweise in einem ersten logischen Zustand des digitalenAusgangssignals (D = 1) die konstante Ladung (Q) zu dem Signaleingangdes analogen Filters verschoben und in einem zweiten logischen Zustanddes digitalen Ausgangssignals (D = 0) die konstante Ladung (Q) vondem Signaleingang des analogen Filters abgezogen.
    [0020] Beieiner bevorzugten Ausführungsformenthältdie erfindungsgemäße zeitkontinuierlicheSigma-Delta-Analog-Digital-Wandler eine zweite Stromquelle, durchdie der Referenzkondensator (CREF) zum Entzugeiner konstanten Ladung (Q) von dem Signaleingang des analogen Filterskontinuierlich auf eine zweite Referenzspannung ladbar ist.
    [0021] Beieiner besonders bevorzugten Ausführungsformdes erfindungsgemäßen zeitkontinuierlichenSigma-Delta-Analog-Digital-Wandlersweist der Quantisierer mehrere Quantisierungsstufen auf.
    [0022] DieRückführung desQuantisierungssignals erfolgt dabei vorzugsweise über mehrereparallel verschaltete Kondensatorzweige.
    [0023] DerReferenzkondensator (CREF) ist vorzugsweise über einenersten steuerbaren Schalter an den Signaleingang des analogen Filtersschaltbar.
    [0024] DerReferenzkondensator (CREF) ist vorzugsweise über einenzweiten steuerbaren Schalter an die Stromquelle zum kontinuierlichenAufladen auf eine Referenzspannung schaltbar.
    [0025] Beieiner bevorzugten Ausführungsformeines zeitkontinuierlichen Sigma-Delta-Analog-Digital-Wandlers isteine Schaltersteuerlogik vorgesehen, die die steuerbaren Schalterin Abhängigkeitvon dem digitalen Ausgangssignal (D) ansteuert.
    [0026] DieStromquellen werden vorzugsweise durch Transistoren gebildet, anderen Steuerelektroden jeweils ein Biasstrom anliegt.
    [0027] Beieiner besonders bevorzugten Ausführungsformdes erfindungsgemäßen zeitkontinuierlichenSigma-Delta-Analog-Digital-Wandlersist der Sigma-Delta-Analog-Digital-Wandler voll differentiell aufgebaut.
    [0028] Diesteuerbaren Schalter werden bei einer bevorzugten Ausführungsformvorzugsweise durch Transistoren gebildet.
    [0029] Imweiteren werden bevorzugte Ausführungsformendes erfindungsgemäßen zeitkontinuierlichenSigma-Delta-Analog-Digital-Wandlersunter Bezugnahme auf die beigefügtenFiguren zur Erläuterungerfindungswesentlicher Merkmale beschrieben.
    [0030] Eszeigen
    [0031] 1 einenersten Sigma-Delta-Modulator nach dem Stand der Technik;
    [0032] 2 einenweiteren Sigma-Delta-Modulator nach dem Stand der Technik;
    [0033] 3 NRZ-Approximationssignale für den Rückkoppelzweigeines Sigma-Delta-Analog-Modulators;
    [0034] 4 RZ-Approximationssignale für den Rückkoppelzweigeines Sigma-Delta-Modulators;
    [0035] 5 einenSigma-Delta-Modulator nach dem Stand der Technik mit einem geschaltetenKondensator im Rückkoppelzweig;
    [0036] 6 einenweiteren Sigma-Delta-Modulator nach dem Stand der Technik mit einemgeschalteten Kondensator im Rückkoppelzweig;
    [0037] 7 eineerste Ausführungsformdes erfindungsgemäßen Sigma-Delta-Modulators;
    [0038] 8 Signaldiagramme zur Erläuterungder Funktionsweise des in 7 dargestelltenSigma-Delta-Modulators gemäß der Erfindung;
    [0039] 9 einebevorzugte Ausführungsformdes erfindungsgemäßen Sigma-Delta-Modulators;
    [0040] 10 Signaldiagramme zur Erläuterungder Funktionsweise der in 9 dargestelltenbevorzugten Ausführungsformdes erfindungsgemäßen Sigma-Delta-Modulators.
    [0041] 7 zeigteine erste Ausführungsformdes erfindungsgemäßen Sigma-Delta-Modulators 1.Der Sigma-Delta-Modulator 1 weist einen Signaleingang 2 zumAnlegen eines analogen Eingangssignals E auf. Das analoge SignalE wird einem analogen Filter 3 zugeführt, das bei der in 7 dargestelltenAusführungsform auseinem Integratorschaltkreis besteht. Der Integrator 3 enthält einenWiderstand 4, der übereine Leitung 5 mit einem invertierenden Signaleingang 6 einesOperationsverstärkers 7 verbundenist. Ein nicht invertierender Signaleingang 8 des Operationsverstärkers 7 istan Masse GND angeschlossen. Der Operationsverstärker 7 weist einenSignalausgang 9 auf, der über eine Leitung 10 miteinem Eingang 11 eines Quantisierers 12 verbundenist. An einem Knoten 13 wird das Ausgangssignal des Operationsverstärkers 7 über einenKondensator 14 an einen Knoten 15 rückgekoppelt,der an den invertierenden Signaleingang 6 des Operationsverstärkers 7 angeschlossenist.
    [0042] DerQuantisierer 12 weist einen Taktsignaleingang 16 aufzum Anlegen eines Taktsignals CLK. Der Quantisierer 12 quantisiertdas durch das analoge Filter 3 abgegebene gefilterte Analogsignalzur Erzeugung eines digitalen Ausgangssignals (D), welches von einemdigitalen Ausgang 17 des Quantisierers 12 über eine interneLeitung 18 an einen Digitalausgang 19 des Sigma-Delta-Modulators 1 abgegebenwird. An einem Knoten 20 wird das digitale Ausgangssignal(D) abgezweigt und übereine Rückkoppelleitung 21 einerSchaltersteuerlogik 22 zugeführt. Bei dem Quantisierer 12 handeltes sich bei einer Ausführungsformum einen Komparator, der ein digitales Ausgangssignal (D) mit einemBit Auflösungliefert. Bei alternativen Ausführungsformenweist der Quantisierer 12 mehrere Quantisierungsstufenauf und liefert ein mehrere Bit umfassendes digitales Ausgangssignal(D). Die Rückkopplungdes digitalen Ausgangssignals (D) erfolgt dann über parallel verschaltete Kondensatorzweige.
    [0043] DieSchaltersteuerlogik 22 weist einen Taktsignaleingang 23 zumAnlegen des Taktsignals CLK auf. Die Schaltersteuerlogik 22 steuert über eineerste Steuerleitung 24 einen ersten steuerbaren Schalter 25 und über einezweite Steuerleitung 26 einen zweiten steuerbaren Schalter 27 an.Die beiden Schalter 25, 27 sind mit einem Referenzkondensator 28 verbunden.Der Referenzkondensator 28 ist über den ersten steuerbaren Schalter 25 über eineLeitung 29 an einen Knoten 30 schaltbar, wobeider Knoten 30 an den invertierenden Signaleingang 6 desOperationsverstärkers 7 angeschlossenist.
    [0044] Dererste steuerbare Schalter 25 schaltet in Abhängigkeitdes überdie Leitung 24 empfangenen Steuersignals (CRTL-S25)den Referenzkondensator 28 in einer ersten Schalterstellung(a1) an Masse und in einer zweiten Schalterstellung(b1) an den Knoten 30. Befindetsich der erste steuerbare Schalter 25 in der ersten Schalterstellung(a1), wird der Referenzkondensator 28 ineiner Vorbereitungsphase VP vorgeladen.
    [0045] Derzweite steuerbare Schalter 27 schaltet in Abhängigkeitdes überdie Steuerleitung 26 empfangenen zweiten Steuersignals(CRTL-S27) den Referenzkondensator 28 ineiner ersten Schalterstellung (a2) an eine erstereale Stromquelle 31 und in einer zweiten Schalterstellung(b2) an eine zweite reale Stromquelle 32.
    [0046] Beieiner weiteren (nicht dargestellten) Ausführungsform enthält der Sigma-Delta-Modulator 1 nureine erste Stromquelle 31 und der zweite Schalter 27 schaltetin der zweiten Schalterstellung (b2) denReferenzkondensator 28 an Masse (GND).
    [0047] Beieiner weiteren (nicht dargestellten) Ausführungsform ist parallel zuder mindestens einen Stromquelle 31, 32, die zumVorladen des Referenzkondensators 28 in einer VorbereitungsphaseVP vorgesehen ist, ein zusätzlichersteuerbarer Schalter verschaltet. Durch Schließen von diesem Schalter istes möglichin der Vorbereitungsphase VP den Kondensator 28 schlagartigauf die an der entsprechenden Stromquelle 31, 32 angeschlossenenReferenzspannung (+VREF, –VREF) vorzuladen. Hierdurch kann die für die VorbereitungsphaseVP benötigteVorladezeit erheblich reduziert werden und die IntegrationsphaseIP entsprechend ausgedehnt werden.
    [0048] DerReferenzkondensator 28 ist durch die erste Stromquelle 31 zurVerschiebung einer konstanten Ladung (Q) zu dem Knoten 30 desanalogen Filters 3 auf eine Referenzspannung (+VRef) kontinuierlich aufladbar. Dabei erfolgtdie Verschiebung der konstanten Ladung (Q) zu bzw. von dem Knoten 30 desanalogen Filters 3 gesteuert durch die Schaltersteuerlogik 22 inAbhängigkeitvon dem digitalen Ausgangssignal (D) des Quantisierers 12.
    [0049] Ineinem ersten logischen Zustand des digitalen Ausgangssignals (D= 1) wird die konstante Ladung (Q) bzw. das Ladungspaket zu demSignaleingang des analogen Filters 3 verschoben. In einemzweiten logischen Zustand des digitalen Ausgangssignals (D = 0)wird die konstante Ladung (Q) von dem Signaleingang des analogenFilters 3 abgezogen. Bei der in 7 dargestelltenAusführungsformdes Sigma-Delta-Modulators 1 ist die zweite Stromquelle 32 vorgesehen,durch die der Referenzkondensator 28 zum Entzug der konstantenLadung (Q) von dem Signaleingang des analogen Filters 3 kontinuierlichauf eine zweite Referenzspannung (–VRef)ladbar ist.
    [0050] 8 verdeutlicht die Funktionsweise desin 7 dargestellten Sigma-Delta-Modulators 1 gemäß der Erfindungfür eineAusgangsbitfolge D = „01 1 0".
    [0051] 8a zeigtdas Steuersignal CRTL-S1 fürden ersten steuerbaren Schalter 25, welches durch die durchein Taktsignal CLK getaktete Schaltersteuerlogik 22 inAbhängigkeitvon dem digitalen Ausgangssignal (D) generiert wird.
    [0052] 8b zeigtdas zweite Steuersignal CRTL-S2 für den zweiten steuerbaren Schalter 27,das ebenfalls durch die Schaltersteuerlogik 22 in Abhängigkeitvon einem digitalen Ausgangssignal (D) generiert wird. Ein minimalerZeitversatz stellt sicher, dass der zweite Schalter 27 nichtvor dem ersten Schalter 25 umschaltet.
    [0053] Dererfindungsgemäße Sigma-Delta-Analog-Digital-Wandler 1,wie er in 7 dargestellt ist, arbeitet inzwei Phasen. In einer Vorbereitungsphase VP wird der Referenzkondensator 28 vorgeladenund in einer Integrationsphase IP wird anschließend der Referenzkondensator 28 umgeladen,wobei ein Ladungspaket mit einer konstanten Ladung Q in Abhängigkeitvon dem logischen Zustand des digitalen Ausgangssignals D hin zudem Summationsknoten 30 verschoben oder von dem Summationsknoten 30 abgezogenwird.
    [0054] Dererste steuerbare Schalter 25 wird in Abhängigkeitvon dem Taktsignal CLK zwischen seinen beiden Schalterstellungena1, b1 hin und hergeschaltet. Dabei befindet sich der erste steuerbare Schalter 25 in derVorbereitungsphase VP in der Schalterstellung a1 undin der Integrationsphase IP in der Schalterstellung b1.In der Vorbereitungsphase VP verbindet somit der steuerbare ersteSchalter 25 den Referenzkondensator 28 auf einerSeite mit dem Bezugspotenzial GND.
    [0055] Derzweite steuerbare Schalter 27 wird in Abhängigkeitvon dem. logischen Zustand des digitalen Ausgangssignals D zwischenden Schalterstellungen a2, b2 geschaltet.
    [0056] Dabeiwird in einem ersten logischen Zustand des digitalen AusgangssignalsD der Schalter 27 in der Vorbereitungsphase VP in die Schalterstellunga2 geschaltet und von dort in der IntegrationsphaseIP in die Schalterstellung b2 umgeschaltet.Weist das digitale Ausgangssignal D einen zweiten logischen Zustandauf, wird der Schalter 27 umgekehrt in der VorbereitungsphaseVP in die Schalterstellung b2 geschaltetund von dort in der Integrationsphase IP in die Schalterstellunga2 verbracht. Der erste logische Zustanddes Ausgangsbits führtsomit zu einer negativen Signalflanke und der zweite logische Zustandzu einer positiven Signalflanke am Referenzkondensator 28.Infolgedessen wird in dem ersten logischen Zustand eine konstanteLadung Q von dem Summationsknoten 30 über den geschlossenen Schalter 25 abgezogenund in einem zweiten logischen Zustand das digitale Ausgangssignaleine konstante Ladung zu dem Summationsknoten 30 über den geschlossenenSchalter 25 hin verschoben.
    [0057] Diefolgende Tabelle zeigt die Schalterstellungen der Schalter 25, 27 inder Vorbereitungsphase VP und Integrationsphase IP des Sigma-Delta-Analog-Digital-Wandlers 1 gemäß 7.
    [0058] Andem invertierenden Signaleingang 6 treten aufgrund derkontinuierlichen Ladevorgängean dem Referenzkondensator 28, die durch die realen Stromquellen 31, 32 bewirktwerden, keine Spannungssprünge ΔU auf. DerSpannungsverlauf an dem Referenzkondensator 28 ist, wiein 8d dargestellt, kontinuierlich. Es kommt somitzu keinen Spannungssprüngenan dem virtuellen Signaleingang 6 des Operationsverstärkers 7.Bei dem erfindungsgemäßen Sigma-Delta-Modulator 1 istes daher möglich,relativ langsam arbeitende Operationsverstärker 7 einzusetzen,die einen entsprechend geringen Strom- bzw. Leistungsverbrauch aufweisen.
    [0059] Aufgrunddes umladbaren Referenzkondensators 28 im Rückkoppelzweigist zudem der erfindungsgemäße Sigma-Delta-Modulator 1 unempfindlichgegenüberSchwankungen des Taktsignals Clk, da die zu dem Summationspunkt 30 verschobene,bzw. von dem Summationspunkt 30 abgezogene Ladung (Q) aufgrundder exponentiell abfallenden Entladekurve auch bei auftretendenTaktsignalschwankungen bzw. Taktjitter weitestgehend konstant bleibt.
    [0060] Dererfindungsgemäße Sigma-Delta-Modulator 1,wie er in 7 dargestellt ist, weist somiteinen geringen Leistungsverbrauch auf und ist gleichzeitig unempfindlichgegenüberTaktsignaljitter.
    [0061] 8e zeigtdie alternierend auftretenden Integrationsphasen (IP) und Vorbereitungsphasen(VP) bei dem erfindungsgemäßen Analog-Digital-Wandler.
    [0062] 9 zeigteine bevorzugte Ausführungsformdes erfindungsgemäßen zeitkontinuierlichenSigma-Delta-Analog-Digital-Wandlers 1.Bei der in 9 dargestellten Ausführungsformist der Sigma-Delta-Modulator 1 voll differentiell aufgebaut.
    [0063] 10 zeigt Signaldiagramme zur Erläuterungder Funktionsweise des in 9 dargestellten,voll differentiell aufgebauten Sigma-Delta-Modulators 1 für eine beispielhaftedigitale Ausgangsbitfolge (D = „0 1 1 0") am Ausgang des Quantisierers 12.Die ersten steuerbaren Schalter 25a, 25b enthaltenjeweils Schalter S1A-1, SlA-2 bzw. S1B-1, S1B-2 die komplementär in Abhängigkeitvon dem anliegenden Steuersignal geschaltet werden. Wenn S1A-1 geschlossenist, ist der Schalter S1A-2 offen und umgekehrt. Wenn der SchalterS1B-1 offen ist, ist der Schalter S1B-2 geschlossen und umgekehrt.
    [0064] Wieman aus 10e, 10f erkennenkann, transferieren die Referenzkondensatoren 28A, 28B Ladungspaketestets in entgegengesetzter Richtung an einen Eingang des Operationsverstärkers 7.Die Referenzkondensatoren 28A, 28B schieben alternierendLadungspakete mit einer konstanten Ladung Q von der jeweiligen Stromquelle 31A, 31B über denzugehörigenSchalter 27A, 27B hin zu den Summationsknoten 30A, 30B.
    [0065] Beider in 9 gezeigten bevorzugten Ausführungsform bestehen zwei Kombinationenvon Schalterstellungen.
    [0066] Inder ersten Schalterstellungskombination sind der Schalter S1A-1und der Schalter S1B-2 geschlossen, während die Schalter SlA-2 undS1B-1 geöffnetsind.
    [0067] Beider zweiten Schalterstellungskombination sind der Schalter S1B-1und der Schalter SlA-2 geschlossen, während die Schalter S1B-2 undS1A-1 geöffnetsind.
    [0068] Dadie Referenzkondensatoren 28A, 28B alternierendLadungen Q in Richtung auf den Operationsverstärker 7 verschieben,wird die bisherige Schalterstellungskombination beibehalten, wenndie Ausgangsdatenbitfolge am Ausgang des Quantisierers 12 einenlogischen Zustandswechsel, D = "01" bzw. D = "1 0" aufweist. Wie manin 10 erkennen kann bleiben die Schalterstellungenbei den Datenübergängen D = "0 1" und D = "1 0" konstant.
    [0069] Kommtes am Datenausgang des Quantisierers 12 zu keinem Zustandswechsel,wird die bestehende Schalterkombination gewechselt, d.h. die SchalterS1A-1, S1A-2, S1B-1, S1B-2 schalten von ihrem bisherigen Schaltzustandin den jeweils komplementärenSchaltzustand. Beispielsweise geschieht dies, wie in 10 erkennbar, wenn das digitale AusgangssignalD eine Folge von zwei aufeinanderfolgende Ausgangsbits mit einemlogisch gleichen Wert 1 (D = "..11..") aufweist.
    [0070] DerVorteil der in 9 dargestellten voll differentiellaufgebauten Ausführungsformdes erfindungsgemäßen Sigma-Delta-Modulators 1 gegenüber derin 7 dargestellten Single-Ended-Ausführungsform desSigma-Delta-Modulators 1 besteht darin, dass der voll differentiellaufgebaute Sigma-Delta-Modulator 1 gemäß 9 keineVorbereitungsphase benötigt,sondern in jeder Taktphase des Taktsignals eine Integration durchführt. Während beider in 7 dargestellten Ausführungsform in einer Vorbereitungsphasekeine Ladungsverschiebung zu dem Summationsknoten 30 erfolgtund somit in dieser Zeit keine Integration durchgeführt werdenkann, erfolgt bei der voll differentiellen Ausführungsform des erfindungsgemäßen Sigma-Delta-Modulators 1 zujedem Zeitpunkt eine Ladungsverschiebung an den Summationsknoten 30A, 30B,d.h. jeder Taktphase des Taktsignals CLK folgt eine In tegration.Man kann daher bei der in 9 dargestelltenvoll differentiellen Ausführungsformdes Sigma-Delta-Modulators 1 mitnoch langsamerem differentiell aufgebauten Operationsverstärker 7 arbeitenund somit den Strom- bzw. Leistungsverbrauch weiter senken.
    [0071] Beieinem voll differentiell aufgebautem Sigma-Delta-Modulator 1 gemäß 9 arbeitetder linke Schaltungsteil und der rechte Schaltungsteil in unterschiedlicheRichtungen. Zu Beginn eines jeden Taktzyklus werden die Referenzkondensatoren 28A, 28B inunterschiedliche Richtungen geladen.
    [0072] Beibeiden in den 7, 9 dargestelltenAusführungsformendes erfindungsgemäßen zeitkontinuierlichenSigma-Delta-Analog-Digital-Wandlers 1 sindStromquellen 31, 32 in Reihe zu dem Referenzkondensator 28 geschaltet.Diese Stromquellen 31, 32 werden vorzugsweisedurch Transistoren gebildet. Bei den Transistoren kann es sich umBipolar- oder Feldeffekttransistoren handeln. Die Steuerelektrodender Transistoren erhalten dabei einen Biasstrom IBIAS.Die aus Transistoren gebildeten Stromquellen 31, 32 begrenzenden Strom automatisch, wenn der Referenzkondensator 28 vollständig aufdie Versorgungsreferenzspannung VREF aufgeladenist. Bei dem erfindungsgemäßen Sigma-Delta-Modulator 1 wirdein Stromimpuls generiert, dessen integrierte Transferladung Q unabhängig vonTaktsignalschwankungen ist. Die gesamt verschobene bzw. transferierteLadung Q pro Taktzyklus T ergibt sich aus dem Produkt der Kapazität CREF des Referenzkondensators 28 undder daran anliegenden Spannung ΔU.
    1 Sigma-Delta-Modulator 2 analogerSignaleingang 4 Widerstand 5 Leitung 6 invertierenderSignaleingang 8 nichtinvertierender Signaleingang 9 Operationsverstärker, Signalausgang 10 Leitung 11 Quantisierereingang 13 Knoten14 Integrierkondensator 15 Taktsignaleingang 17 Quantisiererausgang 18 Leitung 19 digitalerSignalausgang 20 Knoten 21 Leitung 22 Schaltersteuerlogik 23 Taktsignaleingang 24 Steuerleitung 25 Schalter 26 Steuerleitung 27 Schalter 28 Referenzkondensator 29 Leitung 30 Summationsknoten 31 Stromquelle 32 Stromquelle
    权利要求:
    Claims (13)
    [1] Zeitkontinuierlicher Sigma-Delta-Analog-Digital-Wandlerzur Umwandlung eines analogen Eingangssignals in ein digitales Ausgangssignal(D) mit: (a) mindestens einem analogen Filter (3),welches das an einen Signaleingang (2) des analogen Filters(3) anliegende analoge Eingangssignal filtert; (b)einem durch ein Taktsignal (CLK) getakteten Quantisierer (12),der das durch das analoge Filter (3) abgegebene gefilterteanaloge Signal zur Erzeugung des digitalen Ausgangssignals (D) quantisiertund mit (c) mindestens einem Referenzkondensator (28),der durch eine Stromquelle (31) zur Verschiebung einerkonstanten Ladung (Q) zu/von dem analogen Filter (3) aufeine Referenzspannung (VRef) kontinuierlichladbar ist, so dass an dem analogen Filter (3) keine Spannungssprünge auftreten.
    [2] Zeitkontinuierlicher Sigma-Delta-Analog-Digital-Wandlernach Anspruch 1, dadurch gekennzeichnet, dass eine Eingangsstufedes analogen Filters (3) ein Integrator ist.
    [3] Zeitkontinuierlicher Sigma-Delta-Analog-Digital-Wandlernach Anspruch 1, dadurch gekennzeichnet, dass die Verschiebung derkonstanten Ladung (Q) zu/von dem analogen Filter (3) inAbhängigkeitvon dem digitalen Ausgangssignal (D) des Quantisierers (12)erfolgt.
    [4] Zeitkontinuierlicher Sigma-Delta-Analog-Digital-Wandlernach Anspruch 1, dadurch gekennzeichnet, dass in einemersten logischen Zustand des digitalen Ausgangssignals (D = 1) diekonstante Ladung (Q) zu dem analogen Filter (3) verschobenwird und dass in einem zweiten logischen Zustand des digitalenAusgangssignals (D = 0) die konstante Ladung (Q) von dem analogenFilter (3) abgezogen wird.
    [5] Zeitkontinuierlicher Sigma-Delta-Analog-Digital-Wandlernach Anspruch 1, dadurch gekennzeichnet, dass eine zweite Stromquelle(32) vorgesehen ist, durch die der Referenzkondensator(28) zum Entzug einer konstanten Ladung (Q) von dem analogenFilter (3) kontinuierlich auf eine zweite Referenzspannungladbar ist.
    [6] Zeitkontinuierlicher Sigma-Delta-Analog-Digital-Wandlernach Anspruch 1, dadurch gekennzeichnet, dass der Quantisierer (12)mehrere Quantisierungsstufen aufweist.
    [7] Zeitkontinuierlicher Sigma-Delta-Analog-Digital-Wandlernach Anspruch 1, dadurch gekennzeichnet, dass der Referenzkondensator(28) übereinen ersten steuerbaren Schalter (25) an das analoge Filter(3) schaltbar ist.
    [8] Zeitkontinuierlicher Sigma-Delta-Analog-Digital-Wandlernach Anspruch 1, dadurch gekennzeichnet, dass der Referenzkondensator(28) übereinen zweiten steuerbaren Schalter (27) an die Stromquelle(31) zum kontinuierlichen Aufladen auf eine Referenzspannungschaltbar ist.
    [9] Zeitkontinuierlicher Sigma-Delta-Analog-Digital-Wandlernach Anspruch 1, dadurch gekennzeichnet, dass eine Schaltersteuerlogik(22) vorgesehen ist, die die steuerbaren Schalter (25, 27)in Abhängigkeitvon dem digitalen Ausgangssignal (D) ansteuert.
    [10] Zeitkontinuierlicher Sigma-Delta-Analog-Digital-Wandlernach Anspruch 5, dadurch gekennzeichnet, dass die Stromquellen (31, 32)durch Transistoren gebildet sind, an deren Steuerelektroden jeweilsein Biasstrom anliegt.
    [11] Zeitkontinuierlicher Sigma-Delta-Analog-Digital-Wandlernach Anspruch 1, dadurch gekennzeichnet, dass der Sigma-Delta-Analog-Digital-Wandler(1) voll differentiell aufgebaut ist.
    [12] Zeitkontinuierlicher Sigma-Delta-Analog-Digital-Wandlernach Anspruch 7 oder 8, dadurch gekennzeichnet, dass die steuerbarenSchalter (25, 27) Transistoren sind.
    [13] Zeitkontinuierlicher Sigma-Delta-Analog-Digital-Wandlernach Anspruch 5, dadurch gekennzeichnet, dass parallel zu den Stromquellen(31, 32) jeweils ein Schalter vorgesehen ist,durch den der Referenzkondensator (28) in einer Vorbereitungsphase(VP) an eine Referenzspannung schaltbar ist.
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    公开号 | 公开日
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    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
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